Nyttig oppdatering på VHDL
Bitvis AS spanderer gratis endagskurs i VHDL verifikasjon.
Denne artikkelen er 2 år eller eldre
Dersom du arbeider med VHDL-utvikling, kan det være verdt å markere onsdag 29. april i kalenderen.
Da kjører nemlig utviklingsbedriften Bitvis AS et heldags kurs i VHDL verifikasjon, rettet mot utvikling av FPGA.
Ifølge daglig leder Espen Tallaksen i Bitvis kjøres dette kurset bare én gang, og vil dekke flere viktige emner innen VHDL design med FPGA.
Blant ting som vil bli tatt opp, er utvikling av en enkel VHDL testbenk, trinn for trinn, hvordan man kan lage gode BFM, og ikke minst hvordan utnytte Bitvis’ åpne bibliotek, Bitvis Utility Library.
Videre tar man for seg utvikling av effektive og ikke inst forståelige VHDL testbenker for håndtering av parallelle grensesnittaktiviteter, samt et innblikk i UVVM – Universal VHDL Verification Methodology.
Mer informasjon og påmelding her (ekstern link): http://bitvis.no/events/free-vhdl-verification-seminar/
