Først med hard-blokk flyttallsbehandling i FPGA
Altera lanserer det de hevder er industriens første harde flyttalls DSP-blokker i en FPGA, nærmere bestemt den nye Arria 10 som nå leveres.
Denne artikkelen er 2 år eller eldre
Flyttallsblokkene er IEEE 754-kompatible, og Altera skal være den første som integrerer dette i en FPGA. De er tilgjengelig i produsentens 20 nm Arria 10 FPGA og SoC, som nå er under levering, og 14 nm Stratix 10 FPGA og SoC som kommer til neste år.
Med større ytelse som dette gir, skal de passe til mer prosessintensive applikasjoner, for eksempel innen radar, forskning og medisinsk bildebehandling.
Ytelsen er økt til opp til 1,5 TeraFLOP (flyttallsoperasjoner pr sekund) DSP-ytelse i Arria 10 og opp til 10 TeraFLOP i Stratix 10.
Under design av FPGA opplyser Altera at man kan velge mellom fast eller flytende flyttallsmodus, og at blokkene er bakoverkompatible med eksisterende design.
Integrasjonen gjør også at utviklingstiden kan reduseres betraktelig (der man trenger flyttallsbehandling) med opp til 12 måneder, hevder selskapet. DSP-design kan oversettes direkte inn i flyttalls-maskinvaren, fremfor å konvertere design til fastpunkt.
Det tilbys også verktøy som gjør at man lett kan programmere DSP-blokkene. Her nevnes DSP Builder, OpenCL eller tradisjonell HCL-kode.
Det skal legge til at selve hardkoding av blokkene først tilgjengelig i andre halvdel av 2014, slik at dersom man trenger å utnytte dem nå, må det «mykimplementeres». Myk implementering kan overføres til hard implementering når tilgjengelig, lover Altera.
